| Title | 适用于多精度神经网络的存算一体架构脉动阵列设计方法 |
| Author | |
| First Inventor | 刘定邦
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| Original applicant | 南方科技大学
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| First applicant | 南方科技大学
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| Address of First applicant | 518055 广东省深圳市南山区桃源街道学苑大道1088号
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| Current applicant | 南方科技大学
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| Address of Current applicant | 518055 广东省深圳市南山区桃源街道学苑大道1088号 (广东,深圳,南山区)
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| First Current Applicant | 南方科技大学
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| Address of First Current Applicant | 518055 广东省深圳市南山区桃源街道学苑大道1088号 (广东,深圳,南山区)
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| Application Number | CN202110988635.7
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| Application Date | 2021-08-26
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| Open (Notice) Number | CN113743600B
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| Date Available | 2022-11-11
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| Publication Years | 2022-11-11
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| Status of Patent | 授权
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| Legal Date | 2022-11-11
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| Subtype | 授权发明
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| SUSTech Authorship | First
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| Abstract | 本发明公开了一种适用于多精度神经网络的存算一体架构脉动阵列设计方法，包括：获取原始数字信号，将所述原始数字信号拆分成与所述原始数字信号的比特数数量相等的若干1比特数字信号；根据若干所述1比特数字信号生成若干输入模拟信号，其中，若干所述输入模拟信号分别对应不同的1比特数字信号；分别对若干所述输入模拟信号进行模数转换，得到若干目标数字信号；根据若干所述目标数字信号，生成与所述原始数字信号对应的卷积计算结果。本发明将原始数字信号拆分为多个1比特数字信号，可实现采用低比特的AD/DA模块构建存算一体架构，从而有效地解决了现有技术中存算一体架采用的是高比特AD/DA模块，导致存算一体架构功耗和面积开销较大的问题。 |
| Other Abstract | 本发明公开了一种适用于多精度神经网络的存算一体架构脉动阵列设计方法，包括：获取原始数字信号，将所述原始数字信号拆分成与所述原始数字信号的比特数数量相等的若干1比特数字信号；根据若干所述1比特数字信号生成若干输入模拟信号，其中，若干所述输入模拟信号分别对应不同的1比特数字信号；分别对若干所述输入模拟信号进行模数转换，得到若干目标数字信号；根据若干所述目标数字信号，生成与所述原始数字信号对应的卷积计算结果。本发明将原始数字信号拆分为多个1比特数字信号，可实现采用低比特的AD/DA模块构建存算一体架构，从而有效地解决了现有技术中存算一体架采用的是高比特AD/DA模块，导致存算一体架构功耗和面积开销较大的问题。 |
| CPC Classification Number | G06N3/063
; G06N3/045
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| IPC Classification Number | G06N3/063
; G06N3/04
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| INPADOC Legal Status | （+PATENT GRANT）[2022-11-11][CN]
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| INPADOC Patent Family Count | 1
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| Extended Patent Family Count | 1
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| Priority date | 2021-08-26
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| Patent Agent | 李晓凤
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| Agency | 深圳市君胜知识产权代理事务所(普通合伙)
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| URL | [Source Record] |
| Data Source | PatSnap
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| Document Type | Patent |
| Identifier | http://kc.sustech.edu.cn/handle/2SGJ60CL/429502 |
| Department | Preparatory Office of SUSTech Institute of Microelectronics, SUSTech and HKUST 工学院_深港微电子学院 |
| Recommended Citation GB/T 7714 |
刘定邦,周浩翔,韩宇亮,等. 适用于多精度神经网络的存算一体架构脉动阵列设计方法[P]. 2022-11-11.
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